三大尖端代工廠——英特爾、三星和臺(tái)積電——已開(kāi)始填補(bǔ)其路線圖中的一些關(guān)鍵部分,為未來(lái)幾代芯片技術(shù)增加了積極的交付日期,并為顯著提高性能和縮短定制設(shè)計(jì)的交付時(shí)間奠定了基礎(chǔ)。
與過(guò)去不同,過(guò)去只有一張行業(yè)路線圖決定如何進(jìn)入下一個(gè)工藝節(jié)點(diǎn),而如今,三家最大的代工廠正越來(lái)越多地開(kāi)辟自己的道路。它們都朝著同一個(gè)大方向前進(jìn),擁有 3D 晶體管和封裝、一系列支持和擴(kuò)展技術(shù)以及更大、更多樣化的生態(tài)系統(tǒng)。但它們?cè)诜椒?、架?gòu)和第三方支持方面出現(xiàn)了一些關(guān)鍵差異。
這三者的路線圖顯示,晶體管的微縮將至少持續(xù)到 18/16/14 埃范圍,未來(lái)某個(gè)時(shí)候可能會(huì)從納米片和叉片場(chǎng)效應(yīng)晶體管 (FET ) 轉(zhuǎn)向互補(bǔ)場(chǎng)效應(yīng)晶體管(CFET)。關(guān)鍵驅(qū)動(dòng)因素是人工智能/機(jī)器學(xué)習(xí)和需要處理的數(shù)據(jù)激增,在大多數(shù)情況下,這些將涉及處理元件陣列,通常具有高水平的冗余和同質(zhì)性,以實(shí)現(xiàn)更高的產(chǎn)量。
在其他情況下,這些設(shè)計(jì)可能包含數(shù)十或數(shù)百個(gè)芯片,一些用于特定數(shù)據(jù)類型,另一些用于更通用的處理。這些芯片可以以2.5D配置安裝在基板上,這種方法在數(shù)據(jù)中心獲得了青睞,因?yàn)樗?jiǎn)化了高帶寬存儲(chǔ)器(HBM)的集成,也在移動(dòng)設(shè)備中得到了推廣,其中還包括其他功能,例如圖像傳感器、電源和用于非關(guān)鍵功能的附加數(shù)字邏輯。這三家代工廠都在致力于完整的3D-IC。并且還會(huì)有混合選項(xiàng)可用,其中邏輯堆疊在邏輯上并安裝在基板上,但與其他功能分開(kāi),以最大限度地減少熱量等物理影響——這種異構(gòu)配置被稱為 3.5D 和 5.5D。
快速和大規(guī)模定制 最大的變化之一是將特定領(lǐng)域的設(shè)計(jì)以比過(guò)去更快的速度推向市場(chǎng)。這聽(tīng)起來(lái)可能很平常,但對(duì)于許多尖端芯片來(lái)說(shuō),這是競(jìng)爭(zhēng)的必需品,它需要從根本上改變芯片的設(shè)計(jì)、制造和封裝方式。要使這一方案發(fā)揮作用,需要結(jié)合標(biāo)準(zhǔn)、創(chuàng)新的連接方案和多種工程學(xué)科,而在過(guò)去,這些學(xué)科之間的互動(dòng)有限,甚至沒(méi)有互動(dòng)。 有時(shí)被稱為“大規(guī)模定制”,它包括通常的功率、性能和面積/成本 (PPA/C) 權(quán)衡,以及快速組裝選項(xiàng)。這是異構(gòu)芯片組件的前景,從擴(kuò)展的角度來(lái)看,它標(biāo)志著摩爾定律的下一階段。十多年來(lái),整個(gè)半導(dǎo)體生態(tài)系統(tǒng)一直在逐步為這一轉(zhuǎn)變奠定基礎(chǔ)。 但讓異構(gòu)芯片(本質(zhì)上是來(lái)自多家供應(yīng)商和代工廠的強(qiáng)化 IP)協(xié)同工作是一項(xiàng)既必要又艱巨的工程挑戰(zhàn)。第一步是以一致的方式將芯片連接在一起,以實(shí)現(xiàn)可預(yù)測(cè)的結(jié)果,而這正是代工廠投入大量精力的地方,特別是在 Universal Chiplet Interconnect Express(UCIe) 和Bunch of Wires (BoW) 標(biāo)準(zhǔn)方面。雖然這種連接性是這三者的關(guān)鍵要求,但它也是主要分歧領(lǐng)域之一。 在完全集成 3D-IC 之前,英特爾代工廠目前的解決方案是開(kāi)發(fā)業(yè)內(nèi)人士所稱的芯片“sockets”。該公司沒(méi)有針對(duì)商業(yè)市場(chǎng)對(duì)每個(gè)芯片進(jìn)行特性描述,而是定義了規(guī)格和接口,以便芯片供應(yīng)商可以開(kāi)發(fā)這些功能有限的微型芯片來(lái)滿足這些規(guī)格。這解決了商業(yè)芯片市場(chǎng)的一大障礙。從數(shù)據(jù)速度到熱量和噪音管理,所有部件都需要協(xié)同工作。 英特爾的方案在很大程度上依賴于其于 2014 年首次推出的嵌入式多芯片互連橋 (EMIB:Embedded Multi-Die Interconnect Bridge)。英特爾技術(shù)開(kāi)發(fā)副總裁 Lalitha Immaneni 表示:“EMIB 基座的真正酷之處在于你可以添加任意數(shù)量的芯片?!薄拔覀儗?duì)設(shè)計(jì)中可以使用的 IP 數(shù)量沒(méi)有限制,而且它不會(huì)增加中介層的尺寸,因此它具有成本效益,并且與工藝無(wú)關(guān)。我們提供了一個(gè)封裝組裝設(shè)計(jì)套件,它就像傳統(tǒng)的組裝 PDK。我們?yōu)樗麄兲峁┰O(shè)計(jì)規(guī)則、參考流程,并告訴他們?cè)试S的結(jié)構(gòu)。它還會(huì)為他們提供我們將其帶入組裝所需的任何附屬品?!?/p> 根據(jù)設(shè)計(jì),一個(gè)封裝中可以有多個(gè) EMIB,并輔以熱界面材料 (TIM:thermal interface materials ),以散發(fā)可能滯留在封裝內(nèi)的熱量。TIM 通常是設(shè)計(jì)用于將熱量從源頭傳導(dǎo)出去的墊片,隨著封裝內(nèi)的計(jì)算量增加以及基板變薄以縮短信號(hào)需要傳輸?shù)木嚯x,TIM 變得越來(lái)越常見(jiàn)。 但基板越薄,散熱效果就越差,這會(huì)導(dǎo)致熱梯度與工作負(fù)荷有關(guān),因此很難預(yù)測(cè)。消除這些熱量可能需要 TIM、額外的散熱器,甚至可能需要更奇特的冷卻方法,例如微流體。 臺(tái)積電和三星都提供橋接器。三星在 RDL 中嵌入了橋接器(一種稱為 2.3D 或 I-Cube ETM 的方法),并使用它們將子系統(tǒng)連接到這些橋接器,以加快硅片的使用壽命。一些集成工作將在已知良好的模塊中預(yù)先完成,而不是依賴插座方法。 Arm首席執(zhí)行官 Rene Haas 在最近的三星代工廠活動(dòng)上發(fā)表主題演講時(shí)表示:“將兩個(gè)、四個(gè)或八個(gè) CPU 組合成一個(gè)系統(tǒng)是非常成熟的客戶知道如何做的事情。” “但是如果你想構(gòu)建一個(gè) SoC,它有 128 個(gè)連接到神經(jīng)網(wǎng)絡(luò)的 CPU、內(nèi)存結(jié)構(gòu)、與 NPU 接口的中斷控制器、連接到另一個(gè)芯片的片外總線,那么這需要大量工作。在過(guò)去的一年半里,我們看到許多人都在構(gòu)建這些復(fù)雜的 SoC,希望從我們這里得到更多。” 三星還一直在組建小型芯片供應(yīng)商聯(lián)盟,針對(duì)特定市場(chǎng)。最初的概念是一家公司制造 I/O 芯片,另一家公司制造互連,第三家公司制造邏輯,當(dāng)這種方法被證明可行時(shí),其他公司就會(huì)加入其中,為客戶提供更多選擇。 臺(tái)積電嘗試過(guò)多種不同的方案,包括 RDL 和非 RDL 橋接、扇出、2.5D 晶圓基板芯片 (CoWoS) 和集成芯片系統(tǒng) (SoIC),后者是一種 3D-IC 概念,其中芯片使用非常短的互連線封裝和堆疊在基板內(nèi)。事實(shí)上,臺(tái)積電幾乎為每種應(yīng)用都提供了工藝設(shè)計(jì)套件,并且一直在積極創(chuàng)建用于先進(jìn)封裝的組裝設(shè)計(jì)套件,包括與之配套的參考設(shè)計(jì)。 挑戰(zhàn)在于,愿意投資這些復(fù)雜封裝的代工廠客戶越來(lái)越希望獲得高度定制的解決方案。為了實(shí)現(xiàn)這一點(diǎn),臺(tái)積電推出了一種名為 3Dblox 的新語(yǔ)言,這是一種自上而下的設(shè)計(jì)方案,融合了物理和連接結(jié)構(gòu),允許在兩者之間應(yīng)用斷言。這種沙盒方法允許客戶利用其任何一種封裝方法——InFO、CoWoS 和 SoIC。這對(duì)臺(tái)積電的商業(yè)模式也至關(guān)重要,因?yàn)樵摴臼侨夜局形ㄒ灰患壹兇S——盡管英特爾和三星近幾個(gè)月都已疏遠(yuǎn)了代工業(yè)務(wù)。 “我們從模塊化的概念開(kāi)始,”臺(tái)積電先進(jìn)技術(shù)和掩模工程副總裁 Jim Chang 在 2023 年 3Dblox 首次推出時(shí)的一次演示中說(shuō)道。“我們可以用這種語(yǔ)言語(yǔ)法加上斷言來(lái)構(gòu)建完整的 3D-IC 堆疊。” Chang 表示,造成這種情況的原因是物理和連接設(shè)計(jì)工具之間缺乏一致性。但他補(bǔ)充說(shuō),一旦開(kāi)發(fā)出這種方法,它還可以在不同的設(shè)計(jì)中重復(fù)使用芯片,因?yàn)榇蟛糠痔匦砸呀?jīng)明確定義,而且設(shè)計(jì)都是模塊化的。 圖 1:臺(tái)積電的 3Dblox 方法 三星隨后于 2023 年 12 月推出了自己的系統(tǒng)描述語(yǔ)言 3DCODE。三星和臺(tái)積電都聲稱他們的語(yǔ)言是標(biāo)準(zhǔn),但它們更像是新的代工廠規(guī)則平臺(tái),因?yàn)檫@些語(yǔ)言不太可能在自己的生態(tài)系統(tǒng)之外使用。英特爾的 2.5D 方法不需要新的語(yǔ)言,因?yàn)橐?guī)則是由socket規(guī)范決定的,它以縮短上市時(shí)間和為芯片開(kāi)發(fā)人員提供更簡(jiǎn)單的方法為代價(jià),實(shí)現(xiàn)了一些定制化。 芯片挑戰(zhàn) 芯片具有明顯優(yōu)勢(shì)。它們可以在任何合理的工藝節(jié)點(diǎn)上獨(dú)立設(shè)計(jì),這對(duì)于模擬功能尤其重要。但如何將各個(gè)部分組合在一起并產(chǎn)生可預(yù)測(cè)的結(jié)果一直是一項(xiàng)重大挑戰(zhàn)。事實(shí)證明,DARPA 提出的最初類似樂(lè)高的架構(gòu)方案比最初設(shè)想的要復(fù)雜得多,需要廣大生態(tài)系統(tǒng)付出大量持續(xù)努力才能實(shí)現(xiàn)。 芯片組需要精確同步,以便關(guān)鍵數(shù)據(jù)能夠無(wú)延遲地處理、存儲(chǔ)和檢索。否則,可能會(huì)出現(xiàn)時(shí)間問(wèn)題,即一項(xiàng)計(jì)算要么延遲,要么與其他計(jì)算不同步,從而導(dǎo)致延遲和潛在的死鎖。在任務(wù)或安全關(guān)鍵型應(yīng)用中,一秒鐘的損失都可能造成嚴(yán)重后果。 簡(jiǎn)化設(shè)計(jì)流程是一項(xiàng)極其復(fù)雜的工作,尤其是針對(duì)特定領(lǐng)域的設(shè)計(jì),因?yàn)闆](méi)有統(tǒng)一的標(biāo)準(zhǔn)。這三家代工廠的目標(biāo)是為開(kāi)發(fā)高性能、低功耗芯片的公司提供更多選擇。據(jù)估計(jì),目前所有前沿設(shè)計(jì)中約有 30% 到 35% 都由谷歌、Meta、微軟和特斯拉等大型系統(tǒng)公司負(fù)責(zé),前沿芯片和封裝設(shè)計(jì)的經(jīng)濟(jì)性發(fā)生了重大變化,PPA/C 公式和權(quán)衡也發(fā)生了重大變化。 為這些系統(tǒng)公司開(kāi)發(fā)的芯片可能不會(huì)進(jìn)行商業(yè)銷售。因此,如果他們能夠?qū)崿F(xiàn)更高的每瓦性能,那么設(shè)計(jì)和制造成本可以通過(guò)降低冷卻功率和提高利用率來(lái)抵消——并且可能減少服務(wù)器數(shù)量。對(duì)于銷售給移動(dòng)設(shè)備和商用服務(wù)器的芯片來(lái)說(shuō),情況正好相反,高昂的開(kāi)發(fā)成本可以通過(guò)大量生產(chǎn)來(lái)攤銷。先進(jìn)封裝中的定制設(shè)計(jì)對(duì)兩者都有經(jīng)濟(jì)效益,但原因卻大不相同。 縮小、放大和縮小 據(jù)估計(jì),在這些復(fù)雜的小芯片系統(tǒng)中,將有多種類型的處理器,一些是高度專業(yè)化的,另一些則更通用。由于功率預(yù)算有限,至少其中一些可能會(huì)在最先進(jìn)的工藝節(jié)點(diǎn)上開(kāi)發(fā)。先進(jìn)節(jié)點(diǎn)仍然提供更高的能源效率,這使得更多的晶體管可以封裝到相同的區(qū)域中,以提高性能。這對(duì)于 AI/ML 應(yīng)用至關(guān)重要,因?yàn)橐斓靥幚砀鄶?shù)據(jù),需要在高度并行的配置中進(jìn)行更多的乘法/累加運(yùn)算。更小的晶體管提供更高的能源效率,允許每平方毫米硅片進(jìn)行更多的處理,但需要改變柵極結(jié)構(gòu)以防止泄漏,這就是 forksheet FET 和 CFET 即將問(wèn)世的原因。 簡(jiǎn)而言之,工藝領(lǐng)先仍然具有價(jià)值。率先將尖端工藝推向市場(chǎng)對(duì)企業(yè)有利,但這只是更大難題中的一塊拼圖。三家代工廠都宣布計(jì)劃向埃級(jí)工藝邁進(jìn)。英特爾計(jì)劃今年推出 18A 工藝,幾年后再推出 14A 工藝。 圖 2:英特爾的工藝路線圖 與此同時(shí),臺(tái)積電將在 2027 年增加 A16(見(jiàn)下圖 3)。 圖 3:臺(tái)積電進(jìn)入埃時(shí)代的縮放路線圖 三星將在 2027 年左右利用其 SF1.4 將工藝提升至 14 埃,顯然跳過(guò)了 18/16 埃。(見(jiàn)圖 4) 圖 4:三星的工藝擴(kuò)展路線圖 從工藝節(jié)點(diǎn)的角度來(lái)看,這三家代工廠都處于同一軌道上。但進(jìn)步不再僅僅與工藝節(jié)點(diǎn)有關(guān)。人們?cè)絹?lái)越關(guān)注特定領(lǐng)域的延遲和每瓦性能,而這正是在真正的 3D-IC 配置中邏輯堆疊的優(yōu)勢(shì)所在,使用混合鍵將芯片連接到基板和彼此。通過(guò)平面芯片上的導(dǎo)線移動(dòng)電子仍然是最快的(假設(shè)信號(hào)不必從芯片的一端傳輸?shù)搅硪欢耍?,但將晶體管堆疊在其他晶體管之上是次優(yōu)選擇,在某些情況下甚至比平面 SoC 更好,因?yàn)橐恍┐怪毙盘?hào)路徑可能更短。 在最近的一次演講中,三星代工廠代工業(yè)務(wù)開(kāi)發(fā)副總裁 Taejoong Song 展示了一個(gè)路線圖,該路線圖以邏輯疊加技術(shù)為特色,將邏輯疊加技術(shù)安裝在基板上,將 2nm(SF2)芯片與 4nm(SF4X)芯片組合在一起,兩者都安裝在另一塊基板上。這基本上是 2.5D 封裝上的 3D-IC,也就是前面提到的 3.5D 或 5.5D 概念。Song 表示,該代工廠將從 2027 年開(kāi)始在 SF2P 上堆疊 SF1.4。這種方法特別吸引人的地方在于散熱的可能性。通過(guò)將邏輯與其他功能分開(kāi),熱量可以通過(guò)基板或五個(gè)暴露面中的任何一個(gè)從堆疊的芯片中排出。 圖 5:三星用于 AI 的 3D-IC 架構(gòu) 與此同時(shí),英特爾將利用其 Foveros Direct 3D 將邏輯堆疊在邏輯上,無(wú)論是面對(duì)面還是面對(duì)面。根據(jù)英特爾的最新白皮書(shū),這種方法允許來(lái)自不同代工廠的芯片或晶圓,連接帶寬由銅通孔間距決定。該論文指出,第一代將使用 9μm的銅間距,而第二代將使用 3μm的間距。 圖 6:英特爾的 Foveros Direct 3D “真正的 3D-IC 配備了 Foveros,然后還配備了緩和鍵合,”英特爾的 Immaneni 說(shuō)?!澳悴荒茏邆鹘y(tǒng)的設(shè)計(jì)路線,把所有東西放在一起,然后進(jìn)行驗(yàn)證,然后發(fā)現(xiàn),‘哎呀,我遇到了問(wèn)題?!悴荒茉龠@樣做了,因?yàn)槟銜?huì)影響你的上市時(shí)間。所以你真的想提供一個(gè)沙盒來(lái)讓它變得可預(yù)測(cè)。但即使在我進(jìn)入這個(gè)詳細(xì)的設(shè)計(jì)環(huán)境之前,我也想運(yùn)行我的機(jī)械/電氣/熱分析。我想看看連接性,這樣我就不會(huì)有開(kāi)路和短路。3D-IC 的負(fù)擔(dān)更多地在于代碼設(shè)計(jì),而不是執(zhí)行。” Foveros 允許將主動(dòng)邏輯芯片堆疊在另一個(gè)主動(dòng)或被動(dòng)芯片上,并使用基礎(chǔ)芯片以 36 微米間距連接封裝中的所有芯片。通過(guò)利用先進(jìn)的分類技術(shù),英特爾聲稱它可以保證 99% 的已知良好芯片和 97% 的組裝后測(cè)試良率。 與此同時(shí),臺(tái)積電的 CoWoS 已被 NVIDIA 和 AMD 用于其 AI 芯片的先進(jìn)封裝。CoWoS 本質(zhì)上是一種 2.5D 方法,使用中介層通過(guò)硅通孔連接 SoC 和 HBM 內(nèi)存。該公司對(duì) SoIC 的計(jì)劃更加雄心勃勃,將邏輯上的內(nèi)存與傳感器等其他元素一起封裝在生產(chǎn)線前端的 3D-IC 中。這可以顯著減少多層、尺寸和功能的組裝時(shí)間。臺(tái)積電聲稱,與其他 3D-IC 方法相比,其鍵合方案可以實(shí)現(xiàn)更快、更短的連接。一份報(bào)道稱,蘋(píng)果將從明年開(kāi)始使用臺(tái)積電的 SoIC 技術(shù),而 AMD 將擴(kuò)大對(duì)這種方法的使用。 其他創(chuàng)新 工藝和封裝技術(shù)的到位為更廣泛的競(jìng)爭(zhēng)選擇打開(kāi)了大門。與過(guò)去由大型芯片制造商、設(shè)備供應(yīng)商和 EDA 公司定義芯片路線圖不同,小芯片世界為最終客戶提供了做出這些決策的工具。這在很大程度上是由于可以放入封裝中的功能數(shù)量與可以放入 SoC 光罩限制內(nèi)的功能數(shù)量不同。可以根據(jù)需要水平或垂直擴(kuò)展封裝,在某些情況下,它們可以通過(guò)垂直布局規(guī)劃來(lái)提高性能。 但鑒于云端和邊緣領(lǐng)域的巨大機(jī)遇(尤其是隨著人工智能的普及),三大代工廠及其生態(tài)系統(tǒng)正在競(jìng)相開(kāi)發(fā)新功能和新特性。在某些情況下,這需要利用他們已有的資源。在其他情況下,這需要全新的技術(shù)。 例如,三星已經(jīng)開(kāi)始詳細(xì)規(guī)劃定制 HBM 計(jì)劃,其中包括 3D DRAM 堆棧,其下層是可配置的邏輯層。這是第二次采用這種方法。早在 2011 年,三星和美光就共同開(kāi)發(fā)了混合內(nèi)存立方體,將 DRAM 堆棧封裝在邏輯層上。在 JEDEC 將 HBM變成標(biāo)準(zhǔn)后,HBM 贏得了這場(chǎng)戰(zhàn)爭(zhēng),而 HMC 則基本消失了。但 HMC 方法沒(méi)有什么問(wèn)題,只是時(shí)機(jī)不對(duì)。 三星計(jì)劃在新形式中提供定制 HBM 作為一種選擇。內(nèi)存是決定性能的關(guān)鍵要素之一,在內(nèi)存和處理器之間更快地讀寫(xiě)和來(lái)回移動(dòng)數(shù)據(jù)的能力會(huì)對(duì)性能和功耗產(chǎn)生重大影響。如果內(nèi)存的大小適合特定的工作負(fù)載或數(shù)據(jù)類型,并且如果某些處理可以在內(nèi)存模塊內(nèi)部完成,那么需要移動(dòng)的數(shù)據(jù)就會(huì)減少,那么這些數(shù)字可能會(huì)顯著提高。 圖 7:三星路線圖和創(chuàng)新 與此同時(shí),英特爾一直在研究一種更好的方法來(lái)為密集排列的晶體管供電,隨著晶體管密度和金屬層數(shù)量的增加,這個(gè)問(wèn)題一直存在。過(guò)去,電源是從芯片頂部向下輸送的,但在最先進(jìn)的節(jié)點(diǎn)上出現(xiàn)了兩個(gè)問(wèn)題。一是實(shí)際上為每個(gè)晶體管提供足夠的功率的挑戰(zhàn)。二是噪聲,它可能來(lái)自電源、基板或電磁干擾。如果沒(méi)有適當(dāng)?shù)钠帘巍捎陔娊橘|(zhì)和電線越來(lái)越薄,在每個(gè)新節(jié)點(diǎn)上屏蔽變得越來(lái)越困難——噪聲會(huì)影響信號(hào)完整性。 通過(guò)芯片背面供電可以最大限度地減少此類問(wèn)題,并減少線路擁堵。但這也帶來(lái)了其他挑戰(zhàn),例如如何在不損壞結(jié)構(gòu)的情況下在較薄的基板上鉆孔。英特爾顯然已經(jīng)解決了這些問(wèn)題,并計(jì)劃今年推出其 PowerVia 背面供電方案。 臺(tái)積電表示,計(jì)劃在 2026/2027 年實(shí)現(xiàn) A16 背面供電。三星的時(shí)間表大致相同,將在 SF2Z 2nm 工藝中實(shí)現(xiàn)背面供電。 英特爾還宣布了玻璃基板的計(jì)劃,這種基板可以提供比 CMOS 更好的平面度和更低的缺陷率。這在先進(jìn)節(jié)點(diǎn)尤其重要,因?yàn)榧词故羌{米級(jí)的凹坑也會(huì)引起問(wèn)題。與背面供電一樣,處理問(wèn)題也比比皆是。好處是玻璃的熱膨脹系數(shù)與硅相同,因此它與硅元件(如芯片)的膨脹和收縮兼容。經(jīng)過(guò)多年的冷落,玻璃突然變得非常有吸引力。事實(shí)上,臺(tái)積電和三星都在研究玻璃基板,整個(gè)行業(yè)都開(kāi)始用玻璃進(jìn)行設(shè)計(jì),在不破裂的情況下處理它,并對(duì)其進(jìn)行檢查。 與此同時(shí),臺(tái)積電高度重視建立生態(tài)系統(tǒng)和擴(kuò)大其工藝產(chǎn)品。許多業(yè)內(nèi)人士表示,臺(tái)積電的真正優(yōu)勢(shì)在于能夠?yàn)閹缀跞魏喂に嚮蚍庋b提供工藝開(kāi)發(fā)套件。據(jù)《日經(jīng)新聞》報(bào)道,該代工廠生產(chǎn)了全球約 90% 的最先進(jìn)芯片。它還擁有所有代工廠中最先進(jìn)的封裝經(jīng)驗(yàn)最豐富、生態(tài)系統(tǒng)最大、最廣泛,這一點(diǎn)很重要。 這個(gè)生態(tài)系統(tǒng)至關(guān)重要。芯片行業(yè)非常復(fù)雜和多樣化,沒(méi)有一家公司可以包辦所有事情。未來(lái)的問(wèn)題是這些生態(tài)系統(tǒng)到底有多完整,特別是如果流程數(shù)量繼續(xù)增長(zhǎng)的話。例如,EDA 供應(yīng)商是必不可少的推動(dòng)者,任何流程或封裝方法要想成功,設(shè)計(jì)團(tuán)隊(duì)都需要自動(dòng)化。但是流程和封裝選項(xiàng)越多,EDA 供應(yīng)商就越難以支持每一個(gè)漸進(jìn)式更改或改進(jìn),并且公告和交付之間的滯后時(shí)間可能會(huì)更長(zhǎng)。 結(jié)論 最近的供應(yīng)鏈故障和地緣政治讓美國(guó)和歐洲確信,他們需要將制造業(yè)遷回本土并“友好移居”。對(duì)半導(dǎo)體晶圓廠、設(shè)備、工具和研究的投資是前所未有的。這對(duì)三大代工廠的影響還有待觀察,但它無(wú)疑為新技術(shù)提供了一些動(dòng)力,例如共封裝光學(xué)器件、大量新材料和低溫計(jì)算。 所有這些變化對(duì)市場(chǎng)份額的影響越來(lái)越難以追蹤。這不再關(guān)乎哪家代工廠在最小的工藝節(jié)點(diǎn)上生產(chǎn)芯片,甚至也不再關(guān)乎出貨的芯片數(shù)量。一個(gè)先進(jìn)的封裝可能有幾十個(gè)小芯片。真正的關(guān)鍵是能夠快速高效地向客戶提供重要的解決方案。在某些情況下,驅(qū)動(dòng)因素是每瓦性能,而在其他情況下,可能是獲得結(jié)果的時(shí)間,而功耗是次要考慮因素。還有一些情況下,它可能是只有一家領(lǐng)先的代工廠才能提供足夠數(shù)量的功能組合。但很明顯,代工廠的競(jìng)爭(zhēng)比以往任何時(shí)候都要復(fù)雜得多,而且情況正在變得更為復(fù)雜。在這個(gè)高度復(fù)雜的世界中,簡(jiǎn)單的比較指標(biāo)已不再適用。
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